+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Legal Partition Candidates                                                                                                                                                                                                                 ;
+---------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
; Hierarchy                             ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ;
+---------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
; mem_manager_e|sdram_controller_e      ; 71    ; 0              ; 10           ; 0              ; 59     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; mem_manager_e                         ; 231   ; 2              ; 0            ; 2              ; 155    ; 2               ; 2             ; 2               ; 16    ; 0              ; 0            ; 0                ; 0                 ;
; controller_2|adc_c_h                  ; 5     ; 0              ; 1            ; 0              ; 21     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_2|adc_v_h                  ; 5     ; 0              ; 1            ; 0              ; 21     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_2|dac_l                    ; 19    ; 0              ; 0            ; 0              ; 3      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_2|dac_h                    ; 19    ; 0              ; 0            ; 0              ; 3      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_2                          ; 219   ; 0              ; 17           ; 0              ; 96     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_1|adc_c_h                  ; 5     ; 0              ; 1            ; 0              ; 21     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_1|adc_v_h                  ; 5     ; 0              ; 1            ; 0              ; 21     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_1|dac_l                    ; 19    ; 0              ; 0            ; 0              ; 3      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_1|dac_h                    ; 19    ; 0              ; 0            ; 0              ; 3      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; controller_1                          ; 219   ; 0              ; 17           ; 0              ; 96     ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; main_logic_1                          ; 143   ; 8              ; 0            ; 8              ; 482    ; 8               ; 8             ; 8               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; uart_tx_1                             ; 10    ; 1              ; 0            ; 1              ; 3      ; 1               ; 1             ; 1               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; uart_rx_1                             ; 2     ; 0              ; 0            ; 0              ; 9      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; pll_1|altpll_component|auto_generated ; 3     ; 0              ; 0            ; 0              ; 5      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
; pll_1                                 ; 2     ; 0              ; 0            ; 0              ; 2      ; 0               ; 0             ; 0               ; 0     ; 0              ; 0            ; 0                ; 0                 ;
+---------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
